基于動(dòng)態(tài)選通與抗亞穩(wěn)態(tài)TDC的芯片延遲參數(shù)測(cè)量

摘要： 動(dòng)態(tài)參數(shù)測(cè)試的核心是芯片延時(shí)的測(cè)量，在芯片制程縮小與復(fù)雜度激增的背景下，小延時(shí)缺陷已能引發(fā)嚴(yán)重的時(shí)序故障，亟需在芯片自動(dòng)測(cè)試機(jī)(ATE)上實(shí)現(xiàn)高精度動(dòng)態(tài)參數(shù)測(cè)試方案。針對(duì)這一需求，提出了一種基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的混合測(cè)量架構(gòu)：采用時(shí)序邏輯控制，組合邏輯完成功能的動(dòng)態(tài)選通單元實(shí)現(xiàn)高精度、高靈活性的信號(hào)捕獲，結(jié)合基于納特插值法的三鏈?zhǔn)絋DC架構(gòu)，包含由相移時(shí)鐘校準(zhǔn)的粗測(cè)... （共10頁）