一種針對柵欄同步的GPGPU微架構(gòu)優(yōu)化設計
固體電子學研究與進展
頁數(shù): 8 2023-02-25
摘要: 為了降低通用圖形處理器(GPGPU)中柵欄同步開銷對程序性能產(chǎn)生的不良影響,提出了一種GPGPU微架構(gòu)優(yōu)化設計。該設計在線程束調(diào)度模塊中,根據(jù)柵欄同步開銷決定各線程束的調(diào)度順序,確保高柵欄同步開銷的線程束能夠優(yōu)先調(diào)度執(zhí)行。在一級數(shù)據(jù)緩存模塊中,結(jié)合數(shù)據(jù)緩存缺失率與柵欄同步狀態(tài)來共同決定各訪存請求是否需要執(zhí)行旁路操作,由此在不損害數(shù)據(jù)局域性開發(fā)的前提下,降低數(shù)據(jù)緩存阻塞周期對柵欄... (共8頁)